双端口RAM

双端口RAM的最大特点是存储数据共享。具有两组独立的地址，数据和控制线的单个存储器允许两个独立的CPU或控制器同时异步地访问存储器单元。
由于数据共享，必须存在访问仲裁控制。内部仲裁逻辑控制提供以下功能：用于访问同一地址单元的定时控制;存储单元数据块的访问权限分配;信令交换逻辑（例如，中断信号）等。
（1）访问同一地址单元的争用控制如果同时访问双端口RAM的相同存储单元，则必然会发生数据访问失真。为了防止冲突，Busy逻辑控制又称硬件地址仲裁逻辑。
这里只有地址总线选择通信信号在芯片选择脉冲信号之前，两端的芯片选择信号至少相差tAPS - 最小仲裁间隔（IDT7132为5ns），内部仲裁逻辑控制可以在以后给出。访问方输出Busy阻塞信号，将访问权移交给另一方，直到访问地址单元结束，然后撤销Busy阻塞信号，并将访问权移交给另一方，直到访问地址单元终止，Busy阻塞被撤销。
信号。即使在极端情况下，两个CPU几乎同时访问同一个单元 - 当地址匹配时芯片选择信号的低跳跃转换之间的差异小于tAPS，Busy锁存信号仅输出到任何CPU，并且只允许一个CPU访问地址单元。
。仲裁控制不会同时向两个CPU发送Busy阻塞信号。
（2）存储单元数据块的访问权限分配存储单元数据块的访问权限分配只允许一个CPU在一定时间内读写某个数据块，这将有助于存储数据保护更多有效避免地址冲突。信号量（SEM）仲裁阻塞是一种通过将硬件电路与软件相结合来分配访问权限的方法。
SEM单元是独立于存储器单元的独立标志单元。图3显示了信号量块的逻辑框图。
两个触发器都允许SEM在初始化期间允许输出为高，等待双方申请SEM。如果接收到一方写入的SEM信号（通常为低电平写入），如图3所示，仲裁电路将使其中一个触发器的SEM允许输出为低电平，而另一个SEM允许输出。
保持高度。仅当第一请求方取消SEM信号时，即写入高电平时，另一个SEM才允许释放输出的锁存，并且重新开始等待新的SEM应用。
（3）信令逻辑为了提高数据交换能力，一些双端口RAM使用信令交换逻辑相互通知。 IDT7130（1K容量）用于在中断模式下交换信令。
两个特殊单元（3FFH和3FEH）用作信令字和中断源。假设左CPU将信号写入3FFH，则右端中断输出将由写信号和地址选通信号触发。
只有当右端的CPU响应中断并读取3FFH信令字单元时，双端口RAM才会取消中断。双端口RAM提供以下工作模式：1。
硬件仲裁模式2，软件（中断）仲裁模式3，令牌仲裁模式1，双端口RAM可用于基于双端口的智能I / O接口智能I RAM制作的/ O接口具有以下优点：（1）更好地满足系统要求，实现主从CPU之间大数据量快速切换的实时控制; （2）扩展硬件设计灵活，减少设计工作量和布线密度，提高接口卡的可靠性; （3）减轻主机负担，提高主机效率。 2，双端口RAM可用于CAN总线通信接口适配卡。